[00136343]基于三级Clos架构的可重配置选路交叉网络
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技术详细介绍
以更少的FPGA逻辑资源和更优的时序实现同样容量的选路交叉功能,并且确保选路交叉结果的重配置不会对现有业务造成影响,降低阻塞率。以64组axi stream总线×64组axi stream总线的交叉为例,时钟速率为312.5MHz（周期为3.2ns）,每组总线由1bit有效标志、1bit帧结束标志和32bit数据组成,采用单级交叉架构和三级Clos架构在FPGA中实现,资源消耗情况和时序评估结果如图3所示,可见采用三级Clos架构使用资源更少、时序更收敛。
