[00142860]通用多核/多线程处理器微体系结构性能优化技术研究

此项研究分两个阶段，第一阶段主要针对同时多线程处理器进行研究和优化，第二阶段则主要针对片上多核处理器进行微体系结构的研究与优化。该项研究目前共发表科技论文27篇，其中，SCI索引论文1篇，EI索引论文7篇，ISTP索引论文7篇，并获准1项中国国家专利，此外，尚有3篇论文待检索。目前，已培养毕业1名硕士研究生，在读硕士研究生14名。 在项目研究第一阶段，针对同时多线程处理器的前端系统（包括：分支预测器、取指控制器、Cache存储层次、流水线组织方式等）进行研究。主要有：(a)根据分支预测器在进行预测时主要依赖于源操作数的值的特点，提出一种新的用于同时多线程处理器的基于值的分支预测器；(b)结合数据值的特征，提出一种优化的神经元网络的分支预测器，使其预测精度大大提高；(c)为缓解同时多线程处理器中由于多线程竞争Cache存储资源而影响总体性能的问题，提出一种新的基于覆盖方式的Cache组织方式，极大地提高了Cache的存储容量，进而提高了总体性能；(d)根据多线程同时运行对共享资源的竞争情况的分析，提出基于线程瞬时IPC的取指控制策略，并结合之前提出的基于值的分支预测器和覆盖方式的Cache结构设计了一种有效的同时多线程处理器的前端控制部件；(e)为满足个别线程对处理器服务质量(QoS)的要求，提出一种新的满足QoS的同时多线程处理器取指策略。此阶段的研究共发表论文11篇，其中，SCI索引论文1篇，EI和ISTP索引论文共6篇，并申请和获准1项中国国家专利（专利号：ZL200410009288.5 ）；并且有3篇论文发表在国内高水平的计算机刊物如《计算机学报》和《计算机研究与发展》上。 在项目研究的第二阶段，首先，与法国INRIA-IRISA的CAPS研究组的Andre Seznec研究员共同研究CASH多核处理器的微体系结构组织方式，对其设计空间（处理器内部各部件参数的选择与性能评估）进行了深入的考察，研究结果以INRIA-IRISA技术报告的形式发表。此后，在塞浦路斯的国立大学塞浦路斯大学计算机科学系以研究科学家的身份与助理教授Y.Sazeides共同进行多核处理器下多线程迁移的研究，设计开发了一款支持多核多线程迁移的模拟器，并针对线程迁移时遇到的分支预测器失效、Cache失效增多等问题提出新的体系结构优化技术，研究成果在国际会议上发表论文2篇。2008年2月回国工作后，指导硕士研究生继续从事多核处理器的研究开发工作，针对如何在多核处理器中提高单道程序性能的问题、多核处理器的温度问题，以及基于温度可知的多核处理器布图规划和线程调度问题等展开研究，研究成果在国际会议发表论文5篇，其中4篇被EI或ISTP检索，另外1篇为本研究领域顶级国际会议ISCA的workshop；另外，对多核处理器的高性能并行计算应用也进行了一些研究，如：在GPU平台上实现分支预测器、并行BNM图像恢复算法、并行大规模稀疏矩阵分解、线性方程组求解等，这部分研究成果已在EI或ISTP索引的国际会议上发表或录用论文3篇。 综上所述，该项研究已经连续进行9年，取得了较好的研究成果，并初步形成了以申请人为学术带头人、硕士研究生为主体、2名副教授为辅助的研究团队，发表了较高质量的科技论文，申请获准了1项国家专利，并成功培养了一批硕士研究生。