[00067102]一种可编程卷积神经网络协处理器IP核
技术详细介绍
本发明公开了一种可编程卷积神经网络协处理器IP核，其目的是在数字芯片(FPGA或ASIC)上实现对卷积神经网络的运算加速。其具体架构包含了全局控制器、I/O控制器、多缓存体系、卷积单元、池化单元、填充单元、全连接单元、内部互联逻辑以及为该协处理器IP设计的指令集。所提出的硬件结构支持不同规模的卷积神经网络完整流程；充分利用硬件级并行，设计多级缓存体系，达到了高性能、低功耗特性；通过指令控制运算流程，具有可编程性与可配置性，易于部署在不同的应用场景中。
